マルチチャネルDAC製作記: MultiDAC

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2013年7月1日月曜日

TPS7A47S Ver2

MatrixSWのHDMI-I2Sおよびクロック基板類は、コネクタに難があるため、基板点数を削減およびコネクタ数を削減して再設計を進めています。

この再設計版用のTPS7A47基板をパターンを引きました。

今回の変更点は、下記の４点です。
・再設計基板の上に重ねて載せるため、なるべく小さく作る=>23.7mm×20mmサイズに
・アナログ回路のおもちゃ箱さんのTPS7A47基板を真似させてもらい、X2Y® Filter & Decoupling CapacitorsをTPS7A47の入出力近傍に搭載できるように。
・電圧設定用のGNDショート用のPadを小さく（こちらもアナログ回路のおもちゃ箱さんの真似）
・Sense用の基板端子追加

TPS7A47　LDO Voltage Regulator 基板S　V2　回路図

TPS7A47　LDO Voltage Regulator 基板S　V2　A面

TPS7A47　LDO Voltage Regulator 基板S　V2　B面

TPS7A47　LDO Voltage Regulator 基板S　V2　3D

2013年6月22日土曜日

TASCAM DA3000 DSDマスターレコーダー/ADDAコンバーター

　TASCAMからDSD対応新製品!　PCM192kHz/DSD5.6MHzのハイサンプリングステレオ録音対応マスターレコーダーDA-3000が発表され8月下旬から発売開始するようです。

TASCAM DA3000

　レコーダー部はPCM192kHz、 DSD2.8/5.6MHzによる録音に対応。記録メディアはSDHCカードおよびCFカードを採用し、HDDは内蔵せず、またUSBなどのPCとのインタフェースは持ちません。
　HDDのような回転体を内蔵せず、USB接続によるPCからのノイズ流入経路がないことは音質的には有利になるので利便性は損なわれますが、かえって良いと思います。
入出力端子アナログはRCA/XLR、PCMデジタルはRCA COAXIALとXLR AES/EBU、DSDデジタル接続も可能で、BNC SDIF-3入出力端子を装備しています。

デジタル回路とアナログ回路用に別々の巻き線を持つEIコアトランス採用、出力側オーディオ回路は高品位なモノ回路を2系統搭載するデュアルモノーラル構成、オーディオ回路全段においてバランス構成、精度1ppmを誇るTCXO(温度補償型水晶発振器)を搭載など高品位なオーディオ回路に装備しAD/DAコンバーターとしての配慮もされているようです。

　Digtal INをクロックマスターにできるようなので、MatrixSWをマスターとして運用できるはずで、これは私にとって大きなポイントになります。

　またオシレーター搭載(440Hz、1kHz、10kHz)しており、特性を見るときには便利そうです。

ティアックでは、DS-D98でDSDレコーダーを発売していますが、価格帯が下がりDSD5.6MHzに対応する等の点で進化しています。

　そしてなんといってもKORG MR-2000Sにはない、BNC DSDデジタル入出力端子(対応フォーマットSDIF-3/DSD-raw)を装備しているので、MatrixSWに接続してDSDプレイヤーあるいはレコーダーとして使用することが可能になる点が大きなポイントです。

　そのためにはMatrixSW側にSDIF-3のインタフェースを作らないとなりませんが、場合によってはSCD-XE600に取り付けたADAT送受信回路をDA3000に取り付ける方がすでに回路があるので近道となり、アイソレーション上も良いのでADAT送受信回路への改造のほうが良いかもと考えています。

ブロック図からは読めませんが、SDIF-3送受信回路の部分を改造すれば、置き換え可能じゃないかと推測しています。

DA-3000ブロック図

2013年6月16日日曜日

Wolfson　WM8804 / WM8805 ジッタリダクション性能の高いSPDIFトランシーバ

　
　WM8804 / WM8805 というWolfson のS/PDIFトランシーバ　（Digital Interface Transceiver with PLL)というのがあるのを、rtm_iinoさんのコメントで知りました。

　ジッタリダクション能力が高く、DDC/DACと同期させることのできないS/PDIFインタフェースのデバイス（CDプレイヤー、PS3、TV等）をソースとする場合のDIRとして使用すると良さそうです。

　サイトにある資料を見ると、私も同期を取ることの出来ないプレイヤーの収容方法としてFPGAで実現しようとしていた方式と同じような方法を採っていることがわかりました。
　多分、自分で作るよりも良好な結果が得られると思われるので、WM8804を使おうと思います。

　WM8804 のサイトにあるA high performance S/PDIF receiverという資料に解説があります。

　
　資料に書かれているジッタリダクションの概要は、

S/PDIFレシーバーのアーキテクチャ

5つの主な要素で構成：

1.　Digital PLL（DPLL）：入力データにロックし、内部中間クロックを生成し、内部データをリタイミングするために使用。

2.　Elastic Buffer（EB）： EBは、ローカル（DDC側）およびリモート（Player側）のクロックドメイン間の短期または中期のタイミング変動を吸収するために使用。

また、現在の累積ジッタやスリップを示すポインタ誤差信号を生成。

3. IIR（digital filter）　：　ポインタエラー信号の高周波成分を減衰させるため、アナログPLLの周波数制御入力を駆動するフィルタされたポインタ誤差信号を生成するデジタルフィルタ（通常はIIR）。

4. A high quality clock source　：安定した時間基準を提供する水晶発振器などの高品質のクロックソース。

5. Analogue PLL ：”A high quality clock source”からスペクトル的にクリーンなクロックを生成し、その出力周波数はフィルタされたポインタエラーによって制御され、良好にPLLのフィードバック分周器に作用する。

このスペクトル的にクリーンな低ジッタのクロックは出力クロックとして、また出力データのリタイミングに使用する。

　エラスティックバッファのポインタの動きをIIRフィルタで高周波成分を除去したものでアナログPLLの位相をリモートクロックに追従させるしくみで、この際100Hz以上の帯域のジッタ成分が除去される制御となっているようです。

Period histogram from WM8805 intrinsic jitter

Period histogram from WM8805 with 5UI of jitter at 1Khz

WM8805に５UI 1kHzのジッタを与えた時のヒストグラムは、周期ジッタは50psの実効値で、入力ジッタなしとほぼ同じ形状をしています。

Period histogram from Competitive with 5UI of jitter at 1Khz

比較に用いられた対抗メーカーのデバイスは、１ｋHzのジッタがかなり残っています。

測定数値的にはかなり効果が見られていることがわかります。

2013年5月27日月曜日

MatrixSW Si5326基板　立ち上げ難航

　忙しくてなかなか進んでいません。今週末よりようやくSi5326基板の立ち上げを開始しましたが、いきなり躓いています。

　最初はSi5326のI2Cアクセスを確立させるところからになりますが、DE0-nanoとBuffaloIIをのI2Cの接続にSi5326基板のADuM1250の1次側も接続に加え、Si5326の電源を入れると"L"にドライブされてES9018のアクセスまでできなくなってしまいます。

　ADuM1250の2次側にはSi5326のI2Cポートとプルアップのみしかありません。こちらの電圧も1V強しかありません。これが原因で1次側が'L'ドライブされているようです。プルアップが2kΩと大きい値にしていたので試しに820Ωにしてみましたが、やはり1.2V程度です。

　Si5326が壊れている可能性もありますが、先ずはADuM1250を外して見ました。Padが剥がれて基板は使いものにならなくなってしまいました(泣)
　これでも状況は変わりません。

　電流は、実験電源の出力で4.4V　120mA程度で、3.3Vで150mA程度になっています。Si5326は、Disable　modeで160mA、動作時で190mA～（動作周波数や出力規格による）なので、少し低めだけどそれほどおかしな値でもない？といったところ。

　Si5326のSDAはともかく、SCLは入力なので、何故に"L"レベルに引っ張ろうとするのか途方にくれていましたが、ふと、もしかしてSi5326の電源が浮いている？と思い調べてみると、5pinと32pinは導通がありましたが、10pinが浮いていました。半田を付け直して、SDA,SCLの電圧を見ると3.2Vありました。
　Si5326のVddは3本ありますが、SDA,SCLは10pinのVddに電源供給が無いとダメなようです。データシート上、3pinともVddとして区別はありませんが、内部では供給ブロックがわかれているのかもしれません。
　電流も、実験電源の出力で4.4V　200mA程度になりました。

　さてもう一つ問題がありまして、コネクタにヒロセDF13を多用しているのですが、精密圧着ペンチエンジニア　PA-09で自分で圧着してケーブルを作ってみましたが、今回使っているうちに圧着が外れてしまうのが4本中2本も出てしまいました。作るときも失敗繰り返してようやく4本分できたのに、こんな状況で100本以上作るととんでもないことになりそうです。

　コネクタをもう少しピッチの広いものに替えないとマズそうです....

　

2013年5月9日木曜日

MatrixSW FPGA　I2Cコントローラの実装

FPGAのI2Cコントローラは昨年作りこみまでは行なっていましたが、動作確認を行わずに保留にしていましたが、Si5326のセットアップをする前に立ち上げを行いました。

　まず、I2Cの制御系は下図の様にFPGAにQsysによりJtag Avalon Master BridgeによりPCからSystemConsoleで制御出来るようにしています。
　I2Cコントローラは４つのポートからアクセスするポートを選択し、そのうちの２つはMatrixSwitchのMasterClock部のSi5326に接続、残りの２つは4 チャネル I2C マルチプレクサ　PCA9546Aにより４つに分岐させ、その１つずつをHDMI-I2Sケーブル経由で各DACのSi5326およびDACチップに接続します。
　各ラインはI2Cアイソレータ ADuM1250によりFPGAとの絶縁させます。

MultiDAC I2Cコントローラーブロック構成

　デバッグ用にI2C制御用のSystemConsole画面を作成し、動作確認を行いました。

　当面は、SystemConsoleからの制御でしのぐつもりですが、そのうちNiosIIを搭載して、BluetoothかなにかでPCから制御できるようにしたいと考えています。

I2Cデバッグ用SystemConsole画面

この他デバッグには、SiglalTapIIとロジック・アナライザ　ZELOPLUS　LAP-C を使いました。
　今回ZELOPLUSのI2Cプロトコル機能を初めて使いましたが、データをパケットとして表示してくれるため、楽にI2Cデータの解析を行うことができました。
　

　まず、動作確認のリファレンスとするためにBuffaloIIを接続し、I2Cのアクセス波形を採取しました。

BuffaloII 初期設定キャプチャ

　上記は初期設定のアクセスのキャプチャ、下記は１秒周期に周期的に0x0E番地をアクセスしている時のキャプチャです。

BuffaloII 周期ポーリングキャプチャ

　いくつかのバグを修正して、１バイトライトアクセスと1バイトリードアクセスが問題なくできるようになりました。続いてSi5326のデバッグに入る予定です。

MatrixSW I2Cコントローラ　1バイトリードアクセス　キャプチャ

MatrixSW I2Cコントローラ　1バイトライトアクセス　キャプチャ

2013年5月6日月曜日

MatrixSW Si5326基板およびCXO基板組立て

残りのSi5326基板とCXO基板を組立てました。

A面上型の3つのコネクタ（CON7,CON9,CON11)でHDMI-I2S基板の片方と接続し、B面上側の3つのコネクタ（CON8,CON10,CON12)でHDMI-I2S基板のもう片方と接続します。
同じようにA面下側の２つのコネクタ（CON3、CON5）でCXOボードの１つと接続し、B面下側の２つのコネクタ（CON4、CON6）でCXOボードのもう１つと接続します。

　組み上げて思ったこととして、チップコンデンサと抵抗のPadがチップサイズよりかなり大きめにとってあります。これは手付けの場合は半田付けし易さを考慮するとこの程度が良いのだと思いますが、リフローを適用するならもっと小さくして、特にパスコンの場合もっとICとの距離を近くかつ高密度にしたほうが良いかと思いました。　
　

MatrixSW Si5326　ボード　A面

MatrixSW Si5326　ボード　B面

　TPS7A47L基板Ver2と同様電源コネクタのスルーホール径が小さいですが、なんとか入ります。

MatrixSW CXO　ボード　A面

MatrixSW CXO　ボード　B面

MatrixSW MasterClockおよびHDMI-I2S部基板結合（約半分のみ）

　各基板を結合した状態です。基板を小刻みに分けたためコネクタだらけなのが閉口です。
　まだ片側（CXOボードは４つ中１つだけ）のみで、これと同じ構成を上下反転した状態で結合するのが完成形です。

2013年5月4日土曜日

MatrixSW HDMI-I2S Tx基板組立て

HDMI-I2S Txボードを1組分組立てました。

I2SのData/LRCKとI2CおよびTPS7A47　LDOレギュレータを１ライン分収容するHDMI-I2S　Tx I2S　Dataボード　２層基板　B面側はほとんどGNDベタ
表面実装部品はリフローで付けました。

HDMI-I2S Tx I2S Dataボード　A面

HDMI-I2S Tx I2S Dataボード　B面

　
I2SのBCLK　４ライン分とFPGA用クロックラインを収容するHDMI-I2S Tx I2S CLKボード　２層基板
真ん中のチップがSi53301。A面側はほとんどGNDベタ
こちらも表面実装部品はリフローで付けました。

HDMI-I2S Tx I2S Clkボード　B面

HDMI-I2S Tx I2S Clkボード　A面

　

　３枚並べたところが下の写真、HDMIコネクタのピンと下側のスルーホールで固定して合わせて４層基板となります。下の基板のHDMIコネクタはBCLKの2本のみを接続します。
　まだ仮付けですが、スルーホールにはポリミイドテープで絶縁する予定。

HDMI-I2S Tx ボード結合（あと１枚）

４枚並べて完成形

HDMI-I2S Tx ボード結合　A面

HDMI-I2S Tx ボード結合　HDMIコネクタ面から

2013年5月3日金曜日

MatrixSW のMaster ClockとHDMI-I2S Tx部のブロック図

現在製作を進めているMatirxSWのMasterクロック生成およびHDMI-I2S Tx機能を持つ基板群のブロック構成図です。

　Masterクロックの４つのクロックソースと８つのHDMI-I2S Txコネクタを装備するために、CXOボード4枚、SI5326ボード2枚、HDMI-I2Sボード2枚（1枚はHDMI-I2S CLK基板と4枚のHDMI-I2S I２S data基板で構成）および5枚のTPS47ALボードと6枚のTPS7A47Mボード、２枚のFPGA IOボード（設計未着手）で構成されます。

　電源は鉛バッテリー６Vを予定しており、TPS7A47Lボードで4.0V（FPGA系のみ5.0V)に変換、TPS7A47Mボード等2段階で3.3Vに変換する予定。

MatrixSW 　Master ClockおよびHDMI-I2S Tx部ブロック図

　文字が潰れてしまうので下半分の拡大図です。ほぼ同じ構成でFPGAへのクロック供給ルートは下側のみに実装となることと、CXOが下側はCCHD-957　22.5792MHz 　および22.5792MHz　上側は10MHzOCXOとSPDIF受信等から抽出したクロックとなる点のみが異なります。

MatrixSW 　Master ClockおよびHDMI-I2S Tx部ブロック図一部拡大

2013年5月2日木曜日

Matrix SW 基板第二弾到着

カメラが故障してアップしていませんでしたが、残りの基板も到着しました。
各一組は組立開始しています。

　

MatrixSW HDMI-I2S 　I2S CLK基板　下A面　上B面

MatirxSW　HDMI-I2S　 Si5326基板　右A面　左B面

RMEのMADI新製品

　シンタックスジャパンのサイトにRMEのMADIソリューションの新製品群が載っています。
　PCとはUSBインタフェースで接続するMADIのAudioインタフェースとMADIとADATやAES3インタフェース間のルーティングあるいはコンバーター等のラインナップがあります。

　気になるのは、MADIface USB、MADIface XT、ADAT Converter、ADAT Router

　MADIface USB

MADIface USB

MADI入出力１系統（オプティカルおよびコアキシャル）による64チャンネル入力／出力

TotalMix

USBバス・パワー駆動（別途電源不要）

　MADIface XT

MADIface XT

世界で初めてUSB3に完全対応するオーディオ・インターフェイス

MADI入出力（オプティカル）２系統、（BNC同軸）１系統による196チャンネル入力／出力

アナログ入力（マイク／ライン）２系統（XLR＋Phoneコンボジャック）

アナログ出力４系統（XLR２系統＋ステレオ・フォーン）

AES/EBU入出力１系統（ブレイクアウト・ケーブル）

RME Advanced Remote Control(option)

PCI Expressポート装備、外部PCI Expressカードへ接続可能

Word Clock

ADAT Converter

ADAT Converter

ADAT Routerからルーティング機能を省き、MADI TP（ツイスト・ペア端子）から電源を取得することにより、電源ケーブルさえ不要のシンプルな構成ながら完璧な拡張性を提供

８系統のADAT入力/出力（48kHz時に64チャンネル）

２つのMADIポート（ツイスト・ペア×２）

ツイスト・ペア端子からの電源供給

Word Clock入出力

設定ゼロで64チャンネルの入出力

ADAT Router

ADATとMADIとの間で信号を伝送するためのゲートウェイ。

すべてのオーディオ・チャンネルはまったく自由にADATとMADIの間でルーティング可能。

８系統のADAT入力/出力（48kHz時に64チャンネル）

４つのMADIポート（オプティカル×１、コアキシャル×１、ツイスト・ペア×２）

ツイスト・ペア端子からの電源供給

MADIおよびADATの個々のチャンネル間のルーティングを本体ディスプレイで調整可能

MIDI入出力

Word Clock入出力（またはAESシンク）

二重化電源

USB端子（ファームウェアアップデートおよびプリセット格納用）

　現在REM RayDATを使用していますが、ADAT入出力4ポートです。またPCIexpressカード2枚構成のため8ポートに拡張するには搭載するPCのPCIeを4スロット必要とします。

　MADIface USBとADAT Converterの組み合わせであればPCIe拡張スロットを持たないPCでも8ポートのADATを構成することができるようになるはずなので価格がリーズナブルであれば切り替えることも考えたいと思います。

　ADATでPCの影響は完全に分離できると思いますのでMADIは必ずしもオプティカルである必要はありません。クロック同期をADATのどれか1ポートから出来るかどうかが明記されておらずこの点は今後確認が必要です。

　多分私の使い方であればMADIface XT、ADAT Routerまでは必要ないと思われます。あまり価格差が無いのであればもちろんこちらのほうが拡張性があるため欲しい所ではありますが...

　PCでマルチチャネルを扱いたい方はADATでは普通困ると思いますが、その場合はMADIface USBとAES3 Routerの組み合わせが良いと思います。AES3 ConverterはコアキシャルのMADIポートしかないためPCとの電気的接続を完全分離するにはAES3 Routerが必要となるためです。

TPS7A47　LDO 基板 Large　Ver.2 組立

再設計することにしたTPS7A47　LDO 基板 Large　Ver.2ですが、コネクタのスルーホール径がコネクタが入るか入らないか微妙なだけで、その他は致命的にマズい訳ではないので、自分用としてはこのまま使います。2枚ほど組み立て見ました。

TPS7A47　LDO 基板 Large　Ver.2

　出力の10μFは裏表で5個のPadを設けていますが、かなり大きめにしてあるのでA面側の１つのPadに2個づつ配置して裏面は空きにしました。

　TPS7A47のみリフローであとは手付けです。

TPS7A47　LDO 基板 Large　Ver.2 　2段重ね

　2階建てにして、入力側の電源/GNDはスペーサー経由で接続しています。

TPS7A47　LDO 基板 Large　Ver.2 　2段重ね（裏返し）

　ヒートシンクをつけてみました。裏返しにした写真の上側が秋月　放熱器（ヒートシンク）２０ｘ２５ｘ２０ｍｍ,下側が放熱器（ヒートシンク）１６ｘ２５ｘ１６ｍｍ。

　Ver.3は4/28に発送に入りましたので、多分あと10日程度で届くと思います。

2013年4月29日月曜日

MultiDAC クロック系統

　MultiDACのクロック分配系は、基板まで作ってボツにするなど度々構成案を変更してしまい完成に行き着かずにここまで来てしまっています。
　今回もその可能性がないわけではないですが、今回は基板の組立を開始するところまでは来ており、重大な問題発生により挫折しない限り今度こそ完成させたいところです。

　

MultiDAC クロック系統

mclkは32倍以外に16倍、8倍設定も可

ES9018Sクロック入力設定

・クロックソースとして４つまでサポート

　　２つのSi5326に２つずつのクロックソースを入力し、さらにSi53301で２つのSi5326を選択することにより４つのクロックソースを選択します

　　CXO基板として独立させたので交換も可能ですが、デフォルトとして次の４つを考えています。

　　　①CCHD-957　22.5792MHz　

　　　②CCHD-957　24.576MHｚ　

　　　③OCXO　10MHz

　　　④外部クロック入力（MultiDACに同期できないPlayer（CD Player etc)用）

　・２つのHDMI-I2S-Tx基板のSi53301により８つまでのHDMI-I2Sポートを装備

　　　各DACへはHDMI-I2S（PS AUDIO準拠）で接続し、BCLKとしてなるべくCXOからの経路を少なくして送信します。

　　　BCLKラインを使用しますが、クロック周波数は、44.1k系列時2.8224MHz、48k系列時3.072MHzに固定する予定です。

　通常であればI2SのData/LRCKを生成する回路からBCLKも出力しますが、ジッタ等がなるべくのらないようにショートカットさせています。

　・FPGAへのクロックは、Si50301の1ポートを使いますが、FPGAのPLLの最低入力周波数が５ＭＨｚのため44.1k系列時2.8224MHz、48k系列時3.072MHzでは周波数が低すぎ、回避策としてCS2300-2により4逓倍し5MHz以上の11.2896MHz/12.288MHzになるようにします。

　　ただし単に4逓倍しただけでは、元の2.8224MHz/3.072MHzの位相がわからなくなってしまい、DACへ出力するI2SのData/LRCKとBCLKの位相が合わせられなくなるため2.8224MHz/3.072MHzもFPGAへ入力してタイミング生成時にLoard信号として使用し2.8224MHz/3.072MHzに対する位相を合わせ込みます。

　内部は、44.1k系列時22.5792MHz、48k系列時24.576MHzのクロックで動作。ADAT/SPDIFの受信部のみ受信データのサンプリングのため44.1k系列時90.3168MHz、48k系列時98.304MHzを用います。

　・PCはMatrixSW FPGAからADATで送信されるデータにRME RayDAT（スレーブモード設定）が同期し、PCからのADATもMatrixSWのクロックに同期して動作することができます。

　　光（ADAT）で伝送し、MatrixSW側がクロックマスターとなるため、PCからのジッタ・電源・クランドの影響を完全に排除することができます。

　・ES9018S DACには個別にSi5326を配置しHDMI-ISSのBCLKからBCLKとMCLKを生成します。

再生する周波数は表の通りで、サンプリング周波数によりBCLKの周波数を変更します。

　　BCLKとI2S　Data・LRCKとの位相を調整剃る必要がありますが、これはFPGAの出力位相かDAC側のSi5326出力位相ｄ調整します。

　　DACの近傍にマスターのCXOを置くのが理想ですが、マルチチャネルで複数DACが必要な場合は実現困難なため、DAC側にジッタリデュサー機能を持つSi5326を置くことでMatrixSW=>DAC間は低い周波数で伝送しDAC側でジッタ低減しつつ周波数の高速化を行うのが次善の策という考えです。

　　DACのBCLK以外は44.1k系列（含むDSD)/48k系列での切替は必要ですが系列内では同一クロック周波数で動作させ、DACのBCLKのみサンプリング周波数に応じて周波数を変更することになります。実際にはPCでアップサンプリングして44.1k系列時は176.4kHz、48k系列時は192kHzにする運用を考えているため頻繁に切り替える必要はない予定です。

2013年4月22日月曜日

MatrixSW 組立開始

　部品のほうも個数はともかく、一部の組立には支障ない分は揃ったので組立を開始しました。
　まずは、ステンシルの作成からで、今回はスイッチサイエンスのポリプロピレン合成紙を試してみました。こちらA4サイズあるので今作っている基板7種類を全て1枚にコピペでマージしてみました。

　また、全部コピーして貼り付けることにより同じラインが2重に引かれている形になっています。
　

ROBO Master上で７つのDXFファイルをマージ

　Craft ROBOの調子が悪く、途中4基板目にあたる下側の最後の基板で横方向の移動が固まってしまいました。この間調子をおかしくさせてからどうもあかしくなってしまったようです。
　うまくカットできたのから削除してやり直すしかなさそうです。

　一応うまく切れてできたのが下の2つです。
　まだまだ微妙ですが、ラミネートフィルムのときはかなりボロボロでしたが、それに来れべれば断然良いとようです。

MatrixSW 電源基板のステンシル

MatrixSW HDMI-I2C基板のステンシル

　先ずは部品点数が少なく一番簡単そうな電源基板から、A面は上のステンシルでクリームハンダを塗りアイロンを逆向けにしてリフローハンダ付けしてみました。
　チップ抵抗はほぼ問題なし。TPS７Ａ４７のマウント時に端子が見づらくて位置合わせが難しいのがこの基板での一番の難関。今回のステンシルの150μm厚では少しハンダの量が多すぎ目で穴のサイズを少し小さくしたほうが良さそうです。1個目はかなりハンダブリッジを起こしてしましましたが、2枚目3枚目は同じピン間1箇所以外はハンダブリッジなしでしたのでまあまあ良しといったところでしょうか。Si5326,Si53301もこの調子ぐらいだと良いのですが...
　B面のチップ部品は手付けです。やはりチップ部品はリフローの方がかなり楽です。

MatrixSW 電源基板

　1個目はハンダ吸い取り線が残っていてショートで動かず、2枚目はTPS7A47ハンダブリッジに気が付かず最初動かずでしたが、その箇所の修正で動作しました。
　　ようやく3枚完成、MatirixSWの今回作った分で6種類26枚あるので、まだまだ先は長しです。

2013年4月14日日曜日

Matrix SW 基板第一弾到着

全６種類中、TPS7A47　LDO Voltage Regulator 基板 Large　Ver.2を含む先に発注に出した４種類が到着しました。
部品が未だ揃っておらず、残りの部品を来週迄には揃えて組立開始するつもりです。

TPS7A47　LDO Voltage Regulator 基板 Large　Ver.2を領布を希望されている方には、追って連絡します。

TPS7A47　LDO Voltage Regulator 基板 Large　Ver.2　右A面　左B面

TPS7A47　LDO Voltage Regulator M基板　右A面　左B面

MatrixSW CXO_1基板　右A面　左B面

MatrixSW　HDMI-I2S　　I2S Data /I2C基板　右A面　左B面

2013年4月7日日曜日

BuffaloII用LVDS_I2Sおよびクロック基板４

BuffaloII用LVDS_I2Sおよびクロック基板3で再設計した直後に、また方式変更することにして再々設計しました。

　元々は、下図のような構成で、I2Sとは別にES9018SのMCLK用のクロックをHDMIの４つ目のLVDSラインで伝送し、Si5326で逓倍してES9018SのXi端子に供給するとともに、FlipFlopでI2S信号をリタイミングしてI2S（特にbclkの）ジッタを軽減することを考えていました。

　

従来案のHDMI-I2S Rxブロック構成

　新しい方式では、どうせSi5326で逓倍するので、bclkとmclkを別々に伝送せずにSi5326でbclkも生成するようにし、blckをFlipflopで打ち直すことでジッタ軽減するのではなくSi5326でジッタリダクションするようにしました。

　これにより、部品点数も減らせて消費電力やノイズ源の削減にもなります。

　ただし、この変更によりSi5326の生成クロックの周波数をサンプリング周波数により替えてあげる必要があります。図では、bclk 11.2895MHz/12.288MHzとしてありますが、これはサンプリング周波数176.4kHz/192kHz時の場合で、実際にはサンプリング周波数に合わせて変更する必要があります。