MultiDAC クロック系統

　MultiDACのクロック分配系は、基板まで作ってボツにするなど度々構成案を変更してしまい完成に行き着かずにここまで来てしまっています。
　今回もその可能性がないわけではないですが、今回は基板の組立を開始するところまでは来ており、重大な問題発生により挫折しない限り今度こそ完成させたいところです。

　

 MultiDAC クロック系統

mclkは32倍以外に16倍、8倍設定も可

 ES9018Sクロック入力設定

　

・クロックソースとして４つまでサポート

　　２つのSi5326に２つずつのクロックソースを入力し、さらにSi53301で２つのSi5326を選択することにより４つのクロックソースを選択します

　　CXO基板として独立させたので交換も可能ですが、デフォルトとして次の４つを考えています。

　　　①CCHD-957　22.5792MHz　

　　　②CCHD-957　24.576MHｚ　

　　　③OCXO　10MHz

　　　④外部クロック入力（MultiDACに同期できないPlayer（CD Player etc)用）

　・２つのHDMI-I2S-Tx基板のSi53301により８つまでのHDMI-I2Sポートを装備

　　　各DACへはHDMI-I2S（PS AUDIO準拠）で接続し、BCLKとしてなるべくCXOからの経路を少なくして送信します。

　　　BCLKラインを使用しますが、クロック周波数は、44.1k系列時2.8224MHz、48k系列時3.072MHzに固定する予定です。

　通常であればI2SのData/LRCKを生成する回路からBCLKも出力しますが、ジッタ等がなるべくのらないようにショートカットさせています。

　　

　・FPGAへのクロックは、Si50301の1ポートを使いますが、FPGAのPLLの最低入力周波数が５ＭＨｚのため44.1k系列時2.8224MHz、48k系列時3.072MHzでは周波数が低すぎ、回避策としてCS2300-2により4逓倍し5MHz以上の11.2896MHz/12.288MHzになるようにします。

　　ただし単に4逓倍しただけでは、元の2.8224MHz/3.072MHzの位相がわからなくなってしまい、DACへ出力するI2SのData/LRCKとBCLKの位相が合わせられなくなるため2.8224MHz/3.072MHzもFPGAへ入力してタイミング生成時にLoard信号として使用し2.8224MHz/3.072MHzに対する位相を合わせ込みます。

　内部は、44.1k系列時22.5792MHz、48k系列時24.576MHzのクロックで動作。ADAT/SPDIFの受信部のみ受信データのサンプリングのため44.1k系列時90.3168MHz、48k系列時98.304MHzを用います。

　・PCはMatrixSW FPGAからADATで送信されるデータにRME RayDAT（スレーブモード設定）が同期し、PCからのADATもMatrixSWのクロックに同期して動作することができます。

　　光（ADAT）で伝送し、MatrixSW側がクロックマスターとなるため、PCからのジッタ・電源・クランドの影響を完全に排除することができます。

　

　・ES9018S DACには個別にSi5326を配置しHDMI-ISSのBCLKからBCLKとMCLKを生成します。

再生する周波数は表の通りで、サンプリング周波数によりBCLKの周波数を変更します。

　　BCLKとI2S　Data・LRCKとの位相を調整剃る必要がありますが、これはFPGAの出力位相かDAC側のSi5326出力位相ｄ調整します。

　　DACの近傍にマスターのCXOを置くのが理想ですが、マルチチャネルで複数DACが必要な場合は実現困難なため、DAC側にジッタリデュサー機能を持つSi5326を置くことでMatrixSW=>DAC間は低い周波数で伝送しDAC側でジッタ低減しつつ周波数の高速化を行うのが次善の策という考えです。

　　DACのBCLK以外は44.1k系列（含むDSD)/48k系列での切替は必要ですが系列内では同一クロック周波数で動作させ、DACのBCLKのみサンプリング周波数に応じて周波数を変更することになります。実際にはPCでアップサンプリングして44.1k系列時は176.4kHz、48k系列時は192kHzにする運用を考えているため頻繁に切り替える必要はない予定です。