MatrixSW のMaster ClockとHDMI-I2S Tx部のブロック図

現在製作を進めているMatirxSWのMasterクロック生成およびHDMI-I2S Tx機能を持つ基板群のブロック構成図です。

　Masterクロックの４つのクロックソースと８つのHDMI-I2S Txコネクタを装備するために、CXOボード4枚、SI5326ボード2枚、HDMI-I2Sボード2枚（1枚はHDMI-I2S CLK基板と4枚のHDMI-I2S I２S data基板で構成）および5枚のTPS47ALボードと6枚のTPS7A47Mボード、２枚のFPGA IOボード（設計未着手）で構成されます。

　電源は鉛バッテリー６Vを予定しており、TPS7A47Lボードで4.0V（FPGA系のみ5.0V)に変換、TPS7A47Mボード等2段階で3.3Vに変換する予定。

MatrixSW 　Master ClockおよびHDMI-I2S Tx部ブロック図

　文字が潰れてしまうので下半分の拡大図です。ほぼ同じ構成でFPGAへのクロック供給ルートは下側のみに実装となることと、CXOが下側はCCHD-957　22.5792MHz 　および22.5792MHz　上側は10MHzOCXOとSPDIF受信等から抽出したクロックとなる点のみが異なります。

MatrixSW 　Master ClockおよびHDMI-I2S Tx部ブロック図一部拡大