クロック系の見直し

TIのクロックCDCE925のアプリケーションノートに”低周波からオーディオデータコンバータ用の低位相ノイズのクロックを生成する”があり、これを見ていてPLLで生成するのも悪くない可能性がありそうだと思い、このアプリケーションノートの構成をそのまま流用しようかと考えていました。

ちなみにエレアトさんもCDCE913を利用したPLLの制作を考えられているようです。




　また、AIT LaboさんのJitter低減クロック構成方法を見ていて、AES/ADATの受信データバッファの残量が一定になるようにクロックを生成する方法を取り入れてみることを考えています。

　SACDPやMUSILAND Monitor 03 USから受信する場合、クロック同期が問題になり、その解決策として、現行案のクロックをDAC側から供給するのではなく、この方法にするほうが、DAP側が何でも対応でをき、リスクの高いクロック交換をしなくてもよく、Jitter特性を良好に保てるのならこちらの方式のほうが良いかと考えています。

その後、clio9330さんのブログにCirrus LogicのCS2300を使用したクロック系の記事によりCS2000シリーズの存在を知りました。
このシリーズのCS2000-CPで構成する方が、TIのPLL構成方法よりシンプルかつフレキシブルな構成がとれそうで、Jitter特性もデータシートのCLK_IN Sinusoidal Jitter Transferを見る限りよさそうな感じがします。このへんはよくわかりません。

変更したクロック系統図

ということで、上図のような構成にクロック系統を変更し、大別して、基準クロックを搭載CXO下表のように①搭載CXO（NZ2520SD)、②受信データ同期　③EXTクロックに同期の３モードがとれるようにするように方針変更。

クロックモード一覧

受信データ同期モードでのクロック系統

受信データに同期したクロックの生成方法は、FPGA内部PLLで22.5792MHz/24.576MHzから361.2672MHz/393.216MHzに１６逓倍し、そこからCS2000のFrequency　Reference（現在のところ周波数未定）を分周して生成します。受信データのバッファの残量が、中心値より多くなる傾向の時は、分周数を-1してFrequency　Referenceを速くし、逆の場合は+1して遅くする制御により実現することを考えています。

現在の基盤、３．３VとGNDをどこかでショートさせてしまいました orz
  ショート箇所を探ってみましたが、今のところ見つけられていません。この際なので、Eagleでボード図を作成して、プリント基板化を画策中。