とりあえず、DE0nanoに搭載されている50MHzCXOから内部PLLで22.5792MHzは生成できないので、一番近い、22.571429MHzを生成して運用中です。
最初はリセットの信号名を間違えていて、リセットがかかりっぱなしで全く動作せず。
その後音が出ましたが音が小さくノイズだらけ、配線がまずいのかと変えてみたりしましたが、変化なし、結局I2Sのモードを正統なI2S(24bit)が正しいところRightJustificationモードにしていることが原因なだけでした。
FPGA ADAT/AES/I2S送受信機能実装
FPGAのコンフィグ用IUSBケーブルをつけるとケースに入らず、斜めにしてなっています。
TOS送受信、IV出力コネクタ
次は、クロック周り、電源周りに着手予定
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