JRiver Media Center 19 PCM=>DSD変換サポート

　JRiver Media Center 19でリアルタイムPCM=>DSD変換をサポートしたとのことなので、17からバージョンアップしました。
　チェックしていないうちにHQPlayerやFoober2000でもサポートしていたようですね。

　DoP　FormatのDSD64とASIOのDSD128の出力フォーマットが選択出来ます。ASIOのDSD64とDoPのDSD128では出力できないということだと思います。

　

 出力フォーマット選択画面

出力フォーマットの選択肢

　JRiver Media Center 19 のもう一つ注目の機能が、JRiver自体がASIOドライバー（JRiver audio engine as an ASIO driver）となることができるようになったことです。

　他のプレイヤーの再生データをJRiver経由し、その際JRiverの持つエフェクト等の機能をかけてからAudioインタフェースに出力できる機能になります。

　この機能を用いて例えばSSC-XでチャンネルデバイダーしたデータをJRiver Media Center 19でPCM=>DSD変換して出力することが可能かもしれません。

　試したところ、SSC-XからのデータはJRiverへ受け渡せませんでした。Samplitudeとfoober2000の出力はJRiver経由でRME RayDATへ出力することができました。またSSC-XやfooberではChannelとしか表示されずチャネル対応が分かりません。

　しかしJRiver Media Center 19 　PCM=>DSD変換のDSD出力は2chしか選択できないため、チャネルデバイダ後DSDに変換するということはこのままでは実現できません。何か良い手があればよいのですが...

　

SSC-X　ドライバセットアップ画面

foober2000　ドライバセットアップ画面

Samplitude ドライバセットアップ画面

　

SoCKit と Helio - 2つの Altera Cyclone V SoC Evaluation Board

 Altera Cyclone V SoC の比較的安価なEvaluation Board、Macnica Helio SoC Evaluation Kit　と　Terasic SoCKit Evaluation Board　が発売されたので、Sokitの購入手続きをしました。

RocketBoards.orgに資料や色々なプロジェクトがアップされています。

　実は、SoKitの方の存在は知っていましたがArrowのボードなので入手に難儀すると思い、Helioの購入も既に申し込んでおり、こちらはできればキャンセルしたいのですが無理かもしれません。今のところ２つも不要なのですが...

　Arrowとどういう関係になっているかよくわかりませんが、SoKitは、Terasicが開発しているようで、Terasicから購入できます。
　こうなるとDE0およびDE0-nanoで使い慣れていることや、ボード仕様の比較結果からSoCKitの方が断然欲しいボードとなりSoCKitも申し込んでしまいました。

　

Macnica Helio SoC Evaluation Kit　ブロック図　Helio Reference Manualより引用

 Terasic SoCKit Evaluation Board　ブロック図　SoCKit回路図より引用

SoCKitとHelio の比較表

　仕様の比較をしてみました。
　価格もほぼ同じで、仕様もそんなに大きくは違いません。
　FPGA自体は、同じコアのパッケージ違いのようです。トランシーバ数がSoCKitの方が多いですが、多分使わないので余り関係ありません。どちらもまだES品ですね。

　DE0-nanoに搭載されているCyclone IV　 EP4CE22F17C6NよりLEが約4倍、内蔵メモリも10倍ぐらいになっていて、トランシーバやLVDSも使えるので、ARMコアを使わなくともお得な Evaluation Boardといえるかもしれません。
 　
　HelioはAltera SoC Development BoardとARM開発環境の互換性を考慮して、HPSサイドの周辺回路を共通化を計り、FPGAサイドの周辺をかなり端折って価格を抑えたと聞いています。そのことからFPGAサイドの周辺がかなり簡素化されています。FPGAサイドのSDRAMがありませんがSoCKitには用意されています。
　
　また、SoCKitに24-bitCodecが搭載されており、これを利用したサンプルプロジェクトが用意されているので、この点も欲しい理由です。
　
　そしてSi5336を搭載しており、所望の周波数が作ることが出来そうな点もメリットになりそうです。

　
　

ES9018S DAC基板（アナログ電源Sub)

　ES9018S DAC基板（Main)のアナログ電源基板のパターンが引き終わりました。
　夏季休暇中にもうひとつのデジタル電源+I2S/I2C基板のパターンも作る予定でしたが、こちらは終わりきりませんでした。

 AVCC（3.3V)は、L側とR側を個別に各々TPS7A47000より供給します。出力側の10μFは、PMLCAPとしました。
 VDD_A(1.2V)もTPS7A47000が使えれば良いのですが、1.2Vは対応しておらずどのLDOを使うか調べ、RMSノイズ　5 μV (10Hz to 100kHz)のTIのLP38798を選定することにしました。
わずかにTPS7A47には及びませんが、H i F i D U I N Oさんのこちらの記事のレギュレータ一覧にあるレギュレータと比較してもかなり優秀なようです。

　VDD_Aの消費電流は、H i F i D U I N Oさんのこちらの記事によると　AVDDL (1.2V)= 8mA、AVDDR (1.2V)= 8mAと合わせても16mAのため、LとRは分けずに１つのLP38798で供給することにしました。

　Main基板のES9018Sの上に重ねて実装しますが、ES9018Sの上は塞がないように切り欠いており2層50×50mm 1枚では実装しきれなかったため、2層基板2枚を重ねて4層基板のようにして、上側で AVCC（3.3V)、下側で VDD_A(1.2V)の回路を実装するようにしています。
　

 ES9018S DAC Analog Sub A基板回路図(AVCC_L,AVCC_R(3.3V))

 ES9018S DAC Analog Sub A基板Top

 ES9018S DAC Analog Sub A基板Bottom

 ES9018S DAC Analog Sub A基板3D Top

 ES9018S DAC Analog Sub A基板3D Bottom

ES9018S DAC Analog Sub B基板回路図(VDD_A(1.2V))

ES9018S DAC Analog Sub B基板Top

ES9018S DAC Analog Sub B基板Bottom

ES9018S DAC Analog Sub B基板Silk

ES9018S DAC Analog Sub B基板3D Top

ES9018S DAC Analog Sub B基板3D Bottom

ES9018S DAC基板（Main)

　T46/ES9018用CLKおよびI2S基板は、Si5326のGND PADのスルーホールを抜き忘れるという大失態をしており、直ぐに修正版をFusionPCBにメールしましたが、受け付けられずスルーホールなしの基板が出来上がってしまいました。
　対策版を作りなおしても夏期休暇に間に合わないので、ここはひとまず夏期休暇期間を利用しての自前のES9018S DAC基板製作に移ることにしました。

　今回回路図等をアップしたのはES9018S　DAC Main基板で、ES9018SとSi5328とその周辺のみを搭載し、この基板の下にFPGAとのインタフェースのアイソレータとリタイミングFF、デジタル電源用のTPS7A47などのレギュレーターの基板、この基板の上にアナログ電源基板を別途作り接続します。

　概要
　・デジタル電源には、X2Y、フェライトビーズと高周波特性に優れた貫通コンデンサを組み合わせたNFE31P222などで構成。
　・アナログ電源は原則フィルムで構成、パナ ECHU（ECH-U1C104JX5）、WIMA ＳＭＤ－ＰＰS（MDIC04100TB00）、ルビコンPMLCAP（25ST106MD15750）、X2Y（これはセラミック）
　・ ES9018Sのデータ入力は8本個別にFPGAに接続
　・ジッタアッテネータはSi5328を選定
　・4層基板
　・サイズ 77mm×50mm　BuffaloIIに近いサイズ

 ES9018S DAC Main基板回路図1（Si5328周辺）

  ES9018S DAC Main基板回路図2（ES9018S周辺）

 ES9018S DAC Main基板回路図3（ES9018Sパスコン）

 ES9018S DAC Main基板実装図Topレイヤ

  ES9018S DAC Main基板実装図2ndレイヤ（GND）

   ES9018S DAC Main基板実装図3rdレイヤ（Pow）

   ES9018S DAC Main基板実装図Bottomレイヤ

   ES9018S DAC Main基板実装図Bottomレイヤシルク

    ES9018S DAC Main基板実装図3D　Top

    ES9018S DAC Main基板実装図3D　Bottom

Si5328

　Silicon Labsの新しいJitter Attenuating Clock Multipier 　Si5328が発売されているようです。
　

Si5328　Jitter Attenuating Clock Multipier

　Si53xxシリーズはあまり1個単位で売られていませんが、Si5328はMouserで扱っており、Si5326よりも安く￥1，800台で売っています。

Integrated loop filter with　selectable loop bandwidth　0.1 Hz; 1 to 10 Hz　とSi5326の60 Hz to 8.4kHzよりかなり低く、Si5324/.27の4 to 525 Hzよりもさらに低くなっています。
また、X1/X2入力は、37M～41MHzのTCXO/OCXOを接続することになっています。

TCXO/OCXOを接続するのは、ジッタ特性のためというより、ワンダ特性のためで、用途的には、SyncE向けでのデバイスのため、ジッタのみならず、ワンダ、ホールド特性が求められることへの対応のようです。

　オーディオ的には、ジッタ周波数が低いジッタの影響が大きいのではないかと想定しているので、ループ帯域が低い方が良いのではと考えていたので、Si5326からSi5328に変更しようと思います。
　
　

T46/ES9018用CLKおよびI2S基板

　T46/ES9018用のMCLKクロックおよびI2Sの供給基板を作りました。
　今回はじめて4層基板にしてみました。

　またデータはHDMI-I2Sで伝送するのを改め、ADATで伝送することにしました。
　ADATをDE0nanoで受信終端してI2Sに変換し、アイソレータでFPGAと電源系のアイソレーションを確保しFFでリタイミングしてES9018Sへ入力します。

　クロックはSi5326を踏襲。電源にX2Yと村田のエミフィル貫通タイプNFE31Pを使ってみました。

ES9018 CLK＆I2S回路図1

ES9018 CLK＆I2S回路図2

ES9018 CLK＆I2S　Top

　左側のCN3でDE0nanoと接続します。当面はX2にCCHD-957を載せて、これをクロックマスターにしようと思います。

　電源は裏にTPS7A47を3個搭載した基板でCXO用、Si5326用、その他IC用の３つに分けて個別に供給。

ES9018 CLK＆I2S　L2

ES9018 CLK＆I2S　L3

ES9018 CLK＆I2S　Bottom

ES9018 CLK＆I2S　Bottom　Silk

ES9018 CLK＆I2S　Top 3D

ES9018 CLK＆I2S　Bottom　3D