マルチチャネルDAC製作記: 2013/04/01

2013年4月29日月曜日

MultiDAC クロック系統

　MultiDACのクロック分配系は、基板まで作ってボツにするなど度々構成案を変更してしまい完成に行き着かずにここまで来てしまっています。
　今回もその可能性がないわけではないですが、今回は基板の組立を開始するところまでは来ており、重大な問題発生により挫折しない限り今度こそ完成させたいところです。

　

MultiDAC クロック系統

mclkは32倍以外に16倍、8倍設定も可

ES9018Sクロック入力設定

・クロックソースとして４つまでサポート

　　２つのSi5326に２つずつのクロックソースを入力し、さらにSi53301で２つのSi5326を選択することにより４つのクロックソースを選択します

　　CXO基板として独立させたので交換も可能ですが、デフォルトとして次の４つを考えています。

　　　①CCHD-957　22.5792MHz　

　　　②CCHD-957　24.576MHｚ　

　　　③OCXO　10MHz

　　　④外部クロック入力（MultiDACに同期できないPlayer（CD Player etc)用）

　・２つのHDMI-I2S-Tx基板のSi53301により８つまでのHDMI-I2Sポートを装備

　　　各DACへはHDMI-I2S（PS AUDIO準拠）で接続し、BCLKとしてなるべくCXOからの経路を少なくして送信します。

　　　BCLKラインを使用しますが、クロック周波数は、44.1k系列時2.8224MHz、48k系列時3.072MHzに固定する予定です。

　通常であればI2SのData/LRCKを生成する回路からBCLKも出力しますが、ジッタ等がなるべくのらないようにショートカットさせています。

　・FPGAへのクロックは、Si50301の1ポートを使いますが、FPGAのPLLの最低入力周波数が５ＭＨｚのため44.1k系列時2.8224MHz、48k系列時3.072MHzでは周波数が低すぎ、回避策としてCS2300-2により4逓倍し5MHz以上の11.2896MHz/12.288MHzになるようにします。

　　ただし単に4逓倍しただけでは、元の2.8224MHz/3.072MHzの位相がわからなくなってしまい、DACへ出力するI2SのData/LRCKとBCLKの位相が合わせられなくなるため2.8224MHz/3.072MHzもFPGAへ入力してタイミング生成時にLoard信号として使用し2.8224MHz/3.072MHzに対する位相を合わせ込みます。

　内部は、44.1k系列時22.5792MHz、48k系列時24.576MHzのクロックで動作。ADAT/SPDIFの受信部のみ受信データのサンプリングのため44.1k系列時90.3168MHz、48k系列時98.304MHzを用います。

　・PCはMatrixSW FPGAからADATで送信されるデータにRME RayDAT（スレーブモード設定）が同期し、PCからのADATもMatrixSWのクロックに同期して動作することができます。

　　光（ADAT）で伝送し、MatrixSW側がクロックマスターとなるため、PCからのジッタ・電源・クランドの影響を完全に排除することができます。

　・ES9018S DACには個別にSi5326を配置しHDMI-ISSのBCLKからBCLKとMCLKを生成します。

再生する周波数は表の通りで、サンプリング周波数によりBCLKの周波数を変更します。

　　BCLKとI2S　Data・LRCKとの位相を調整剃る必要がありますが、これはFPGAの出力位相かDAC側のSi5326出力位相ｄ調整します。

　　DACの近傍にマスターのCXOを置くのが理想ですが、マルチチャネルで複数DACが必要な場合は実現困難なため、DAC側にジッタリデュサー機能を持つSi5326を置くことでMatrixSW=>DAC間は低い周波数で伝送しDAC側でジッタ低減しつつ周波数の高速化を行うのが次善の策という考えです。

　　DACのBCLK以外は44.1k系列（含むDSD)/48k系列での切替は必要ですが系列内では同一クロック周波数で動作させ、DACのBCLKのみサンプリング周波数に応じて周波数を変更することになります。実際にはPCでアップサンプリングして44.1k系列時は176.4kHz、48k系列時は192kHzにする運用を考えているため頻繁に切り替える必要はない予定です。

2013年4月22日月曜日

MatrixSW 組立開始

　部品のほうも個数はともかく、一部の組立には支障ない分は揃ったので組立を開始しました。
　まずは、ステンシルの作成からで、今回はスイッチサイエンスのポリプロピレン合成紙を試してみました。こちらA4サイズあるので今作っている基板7種類を全て1枚にコピペでマージしてみました。

　また、全部コピーして貼り付けることにより同じラインが2重に引かれている形になっています。
　

ROBO Master上で７つのDXFファイルをマージ

　Craft ROBOの調子が悪く、途中4基板目にあたる下側の最後の基板で横方向の移動が固まってしまいました。この間調子をおかしくさせてからどうもあかしくなってしまったようです。
　うまくカットできたのから削除してやり直すしかなさそうです。

　一応うまく切れてできたのが下の2つです。
　まだまだ微妙ですが、ラミネートフィルムのときはかなりボロボロでしたが、それに来れべれば断然良いとようです。

MatrixSW 電源基板のステンシル

MatrixSW HDMI-I2C基板のステンシル

　先ずは部品点数が少なく一番簡単そうな電源基板から、A面は上のステンシルでクリームハンダを塗りアイロンを逆向けにしてリフローハンダ付けしてみました。
　チップ抵抗はほぼ問題なし。TPS７Ａ４７のマウント時に端子が見づらくて位置合わせが難しいのがこの基板での一番の難関。今回のステンシルの150μm厚では少しハンダの量が多すぎ目で穴のサイズを少し小さくしたほうが良さそうです。1個目はかなりハンダブリッジを起こしてしましましたが、2枚目3枚目は同じピン間1箇所以外はハンダブリッジなしでしたのでまあまあ良しといったところでしょうか。Si5326,Si53301もこの調子ぐらいだと良いのですが...
　B面のチップ部品は手付けです。やはりチップ部品はリフローの方がかなり楽です。

MatrixSW 電源基板

　1個目はハンダ吸い取り線が残っていてショートで動かず、2枚目はTPS7A47ハンダブリッジに気が付かず最初動かずでしたが、その箇所の修正で動作しました。
　　ようやく3枚完成、MatirixSWの今回作った分で6種類26枚あるので、まだまだ先は長しです。

2013年4月20日土曜日

TPS7A47　LDO 基板 Large　Ver.3

　コネクタのスルーホール径が小さすぎた(泣)ので、TPS7A47　LDO 基板 Large　Ver.2を変更してTPS7A47　LDO 基板 Large　Ver.3を作りました。

　変更点
　1.ヒロセのDF1BZ- 2P-2.5DSのスルーホール径をΦ1.1mmに拡大（指定間違い修正）
　2.ヒートシンク取り付け穴の拡大Φ3.0mm=>Φ3.1mm
　3.スペーサー用のスルーホールもΦ3.0mm=>Φ3.1mm
　4.スペーサーの一部を電源/GNDにショートさせていたのを抵抗Padを介して接続に
　5.出力コンデンサのB面実装の3個をA面に移動

　5.はデータシートの基板レイアウトの章に”。入力および出力コンデンサおよびLDOグランド・ピンに対するグランド・リターン接続は、それぞれ互いにできる限り近づけて配置し、部品実装側の幅広い銅表面によって接続する必要があります。ビアや長いパターンを使用してLDO回路接続を作成することは、システムの性能に悪影響を与えるため、推奨しません。"とあるのに従い修正しました。

　先ほど発注しましたが、領布希望の方はまた数週間かかりますのでしばらくお待ちください。
　コネクタのスルーホール小さくても構わないので欲しい方がおられれば\50/枚+送料でお分けします。

TPS7A47　LDO Voltage Regulator 基板 Large　V3 　回路図

TPS7A47　LDO Voltage Regulator 基板 Large　V3 　A面

TPS7A47　LDO Voltage Regulator 基板 Large　V3 　B面

TPS7A47　LDO Voltage Regulator 基板 Large　V3 　B面　ベタアースなし

TPS7A47　LDO Voltage Regulator 基板 Large　V3 　A面シルク

TPS7A47　LDO Voltage Regulator 基板 Large　V3 　A面　3D

TPS7A47　LDO Voltage Regulator 基板 Large　V3 　B面　3D

2013年4月19日金曜日

TPS7A47　LDO 基板 Large　Ver.2　NGのため再設計します

　Matrix SW 基板第一弾到着で出来たことをお知らせしましたが、入出力コネクタ（ヒロセのDF1BZ）のスルーホール径の指定ミスにより、小さすぎて無理やり押し込んで入るか入らないかという状態であることが判明しました。領布希望の方はすみませんが再設計しますのでもうしばらくお待ちください。

2013年4月14日日曜日

Matrix SW 基板第一弾到着

全６種類中、TPS7A47　LDO Voltage Regulator 基板 Large　Ver.2を含む先に発注に出した４種類が到着しました。
部品が未だ揃っておらず、残りの部品を来週迄には揃えて組立開始するつもりです。

TPS7A47　LDO Voltage Regulator 基板 Large　Ver.2を領布を希望されている方には、追って連絡します。

TPS7A47　LDO Voltage Regulator 基板 Large　Ver.2　右A面　左B面

TPS7A47　LDO Voltage Regulator M基板　右A面　左B面

MatrixSW CXO_1基板　右A面　左B面

MatrixSW　HDMI-I2S　　I2S Data /I2C基板　右A面　左B面

2013年4月7日日曜日

BuffaloII用LVDS_I2Sおよびクロック基板４

BuffaloII用LVDS_I2Sおよびクロック基板3で再設計した直後に、また方式変更することにして再々設計しました。

　元々は、下図のような構成で、I2Sとは別にES9018SのMCLK用のクロックをHDMIの４つ目のLVDSラインで伝送し、Si5326で逓倍してES9018SのXi端子に供給するとともに、FlipFlopでI2S信号をリタイミングしてI2S（特にbclkの）ジッタを軽減することを考えていました。

　

従来案のHDMI-I2S Rxブロック構成

　新しい方式では、どうせSi5326で逓倍するので、bclkとmclkを別々に伝送せずにSi5326でbclkも生成するようにし、blckをFlipflopで打ち直すことでジッタ軽減するのではなくSi5326でジッタリダクションするようにしました。

　これにより、部品点数も減らせて消費電力やノイズ源の削減にもなります。

　ただし、この変更によりSi5326の生成クロックの周波数をサンプリング周波数により替えてあげる必要があります。図では、bclk 11.2895MHz/12.288MHzとしてありますが、これはサンプリング周波数176.4kHz/192kHz時の場合で、実際にはサンプリング周波数に合わせて変更する必要があります。