MatrixSW CLK_LVDS-I2S基板 A面
MatrixSW CLK_LVDS-I2S基板 B面
しかし、またまた気になる点が出てきて変更を考えています。
それからハンダ付けはリフローを考えていますが、ステンシルが微妙ですし、部品を載せるのは手付けなのでズレなく載せられるかどうかも厳しそうで、全部品のハンダ付けを成功させるのは至難そうです。失敗して影響が小さくなるように、基板分割を考えています。
変更を想定しているのは、細々といくつかありますが、大きいのは下記の2点です。
・現行案ではI2SのBCLKとDACの動作クロックMCLKの両方を送っており、MCLKはHDMIケーブル上は低周波で送りDAC側にもSi5326を搭載してそこで逓倍することにしています。
この考えをBCLKにも適用すれば、HDMI上ば1種類の低周波のクロックを転送し、DAC側のSi5326でBCLKとMCLKを逓倍、位相調整して生成することでケーブル上の送信信号数を減らしBCLKもリタイミングせずともジッタリダクションできます。また相対的に部品点数も減らせます。
・電源およびGNDパターンと関連する部品、信号の関係がきれいになるように見直し。
TPS7A47 LDO Voltage Regulator 基板の変更を含め3～4種類の基板で構成し直す予定です。
kou様
返信削除I2SのBCLKをLRCKから作るという事でしょうか？
ワードシンクするPA的な考え方ですね。
まだメーカーに確認していないのですがSi5317の場合ロックレンジが広いと44.1KHzと48KHz系の512fsの両方に数秒以内にロックします。
Si5326のLOLは1000ppm以上と書いてあったと思いますが1000ppmは少し大きすぎるような気がしませんか？
さすがにpSオーダーで見ているとケーブル長で遅れが出ます。
テスト時に種類も長さも違うケーブル使っておかしな事になりました。
そろそろSi5326を使って見たくなりました。
Si5317が3値ロジックでなければマイコン使う気になるのですがマイコン使うメリットよりデメリットの方が大きいと思います。
rtm_iino さん
返信削除>I2SのBCLKをLRCKから作るという事でしょうか？
正確にはMCLK(DACの動作クロック）のリファレンスを低周波で送りそこからMCLK（176.4kの場合11.289MHzの2or4or8倍）だけでなく、BCLK（176.4kの場合で11.289MHz)も生成することを想定しています。
そのリファレンスクロックとしてはLRCLKと同じ周波数を考えていますので、LRCLKから作るのとほぼ等価ですが、DSD時はLRCLKのラインがDataになってしまうので、LRCLKはそのまま送ります。
>Si5326のLOLは1000ppm以上と書いてあったと思いますが1000ppmは少し大きすぎるような気がしませんか？
1000ppmは1000msの間違いでしょうか？
LOLはPLL Loss of Lockの略で、時間規定としてはリファレンスクロック断から同期外れ検出までの検出時間か、同期確立時LOLpinがインアクティブになるまでの時間があると思いますが、同期確立までの時間は1000ms以内でPLL Bandwidth Setting (BW) によるようです。Si53xx-RMのTable 34. Lock Detect Retrigger Timeに出てきます。
kou 様
返信削除上記のLOLが1000ppmｊは私の勘違いのようです。
500ppm以上入力周波数が外れるとICALがかかる事になっていますね。
PLLのバンド幅でリトリガーのサイクルが違いますがLPLのエラーが出るのは入力が大きくずれたか、無くなった場合です。
Si5317の場合は細かく周波数テーブルを設定している割にはかなり外れていてもロックします。
ワイドバンド設定なら比較的短い時間でロックしますからDVDとCDを入れ替えしても使えそうです。
rtm_iino さん
削除通信系では、ゆるいEtherでも±125ppmなので500ppmは広いぐらいになります。
Si5317の方がロックレンジが広いことは使い勝手の面ではよいですね。
ロックレンジが広いより狭いほうがクロックの特性は良くなりそうな気がします。