DSD BCK/DSD_L(R)波形

某所でDSDデータの抽出ビットパーフェクトで試行錯誤中なので、気になって波形を採取してみました。
採取ポイントは、エレアトさんのサイト　デシメーション基板その後、その5を参考に、同じポイントから引き出しています。

　BCK(上）とDSD_L(R)（下）(infinite persistence mode)

　上がBCLKで下がDSD_L(R)のどちらか、LとRはどちらか記録していませんが、同じ傾向で変わりありません。
　BCK波形がめちゃくちゃ鈍っています。プローブがぼろいせいもあると思いますが、いくつかに分岐させているようなので、そのせいが大きいのではないかと推測します。

　想定と異なるのは、DSD_L(R)の波形が、BCKの立下りでも変化している点です。DDR？

　再生停止時のBCK(上）とDSD_L(R)（下）

　こちらは、SACDマウントして停止状態でのシングルスイープ波形。　

　写真にBCK立ち上がりのDSD_L(R)だけを数字をプロットしてありますが、BCK立ち上がりでのDSD_L(R)は"0101 1010 0101 10・・”と"5A5A"連続パターンとなっています。

　BCK立下りでは、DSD_L(R)が、立ち上がり時のデータの反転になっています。最初の波形でもたち下がりは必ず反転していることがわかります。

　AK4399のデータシートを見ると、Audio Serial Interface Timing (DSD Normal Mode, DCKB bit = “0”)とAudio Serial Interface Timing (DSD Phase Modulation Mode, DCKB bit = “0”)の波形の図が載っており、後者のモードの波形は、立下りで変化するタイムチャートになっています。
　XE600はDSD Phase Modulation Modeのようです。
　結構このデータシートは見ていましたが、DSDはあまり注視していなかったので気がついていませんでした。でもそういえば、クロックの立下りにデータ変化点があるタイムチャートを見て、なんだこれと思ったことがありました。

 

　DSD Normal ModeよりDSD Phase Modulation Modeのほうが、BCKに対するDSD_L(R)の位相余裕がなかったり、電源ノイズでデータエラーが発生しやすいので、よりシビアに回路を作る必要があるようです。

　引き続き、FPGAに引き込みSignalTapIIでデータパターンを見れるようにしたいと思います。