MultiDACのクロック構成

現状考えているMultiDACのクロック系です。図は、ある程度見やすいように省略しています。

　・クロック系は電源を別系統とする（電源選定は検討中）
　・極力デジタル系とのアイソレートを考慮する
　・44.1k系列と48k系列サポートのためNZ2520SD - 24.576000M - NSA3449C、 NZ2520SD - 22.579200M - NSA3449C(日本電波工業) クロックを切り替えて使用　
　　LVDSクロックドライバの入力が１つのみなので、CXOのOEで未使用側のCXOの出力を停止しワイヤードORの形式にするつもりです。
　クロックドライバは色々種類はあるのですが、いずれもものすごくピンピッチが細かく、しかも部品下になるので手付けは非常に困難で、選定が限られます。
　
　・BuffaloII　ES9018用にPure Rhythm　96MHｚを源信に3分配させる。SMAコネクタ　50Ω同軸ケーブルで接続する。

MultiDACクロック系統概略図



BuffaloIIのCXOは、外すのが難しいようなので、図に示すように電源とGNDを浮かしてしまい。出力のダンピング抵抗も外し、空いたPADへ５０Ω同軸ケーブルをジャンパすることにするつもりです。

　ES9018の場合、いわゆるMCKが必要ないため、悩ましいところですが、HDMI送信コネクタ6個各々へ22.579200M or　22.5792MHzを供給します。

　DE0のcycloneIII FPGAはIOが3.3V電源ですが2.5V LVDSの受信はできるようなので、LVDSで接続します。（本当に大丈夫か実験要）
 外で22.579200M 　22.5792MHz切り替えているので1系統受信でよいはずですが、PLLの切り替えができるか不安なため2系統入力してあります。

　BCLK、LRCKは、サンプリング周波数により周波数を変更しなければならない点と、DATAとの位相規定があるためFPGAから出力せざるを得ません。

 何か改善点などありましたらアドバイスお願いします。