2012年7月16日月曜日

BuffaloII用LVDS_I2Sおよびクロック基板

ジッタクリーナー Si5317採用を反映してBuffaloII用のLVDS-I2S受信基板を見直ししました。


I2SのData/LRCK/BCKについては、従来と基本同じですが、FFを置いてSi5317でジッタクリーニングした90.3168MHz/98.304MHzでリタイミングすることにしました。
 Data/LRCK/BCKと90.3168MHz/98.304MHzの位相は、お気楽さんのジッタクリーナ基板のようにINC/DECピンを使って調整する方法もありますが、MatrixSW内のFPGAの内蔵PLLでData/LRCK/BCKの位相を変えて位相調整することを想定しています。理由は単純にハード規模およびMatrixSWとの信号線も増えないようにするためです。
 I2CもMatrixSW側から制御出来るようにI2CのアイソレータAUDM1250を介してES9108と接続。


 BuffaloII用LVDS-I2Sおよびクロック基板回路

Si5317については、モードピンによるハード設定ですが、調べた結果下記の設定にすることとして、上図の回路図に反映させました。
ほとんど固定値で良いのですが、90.3168MHz/98.304MHzの切り替えだけは必要になります。これはMatrixSW側から制御するため、HDMI信号のCECをその切替に割り当てます。ここで想定していなかったこととしてモード切り替えしたらリセットをアサートしてあげないといけないことがわかりましたが、HDMI端子がもう1ピン必要になってしまいました。余っているピンはHOTだけで、使えるかどうかイマイチ不安ですが、このピンをリセット信号に割り当てることにしまして、同じくMatrixSWから制御します。

Si5317 各ピンの処理

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